三星发布新晶体管：1nm之后的选择？
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发布日期：2021-12-18
三星发布新晶体管：1nm之后的选择？
IBM和三星声称他们在半导体设计方面取得了突破。
在旧金山 IEDM 会议的第一天，两家公司宣布了一种在芯片上垂直堆叠晶体管的新设计。 对于当前的处理器和 SoC，晶体管平放在硅表面上，电流从一侧流向另一侧。 相比之下，垂直传输场效应晶体管 (VTFET) 彼此垂直，电流垂直流动。
据 IBM 和三星称，这种设计有两个优点。 首先，它将允许他们绕过许多性能限制并将摩尔定律扩展到 1 纳米阈值之外。 更重要的是，由于电流较大，该设计减少了能源浪费。 他们估计 VTFET 将使处理器比采用 FinFET 晶体管设计的芯片快两倍，并将功耗降低 85%。
IBM 和三星声称，这一过程可能有一天会让手机一次充电使用整整一周。 他们表示，它还可以使某些能源密集型任务（包括加密采矿）更加节能，因此对环境的影响较小。
IBM 和三星尚未透露他们何时计划将该设计商业化。 他们并不是唯一一家试图突破 1 纳米屏障的公司。 英特尔在 7 月份表示，其目标是到 2024 年完成 Angstrom 芯片的设计。该公司计划使用其新的“英特尔 20A”节点和 RibbonFET 晶体管来完成这一壮举。
三星计划2025年量产2nm
在先进的半导体技术方面，台积电目前是无可争议的领先者。 Q3占据了整整53%的代工份额。 三星排名第二，但份额仅为台积电的1/3。 所以三星押注下一代。 工艺，包括3nm和未来的2nm工艺。 按照三星的计划，3nm工艺将放弃FinFET晶体管技术，转向栅极周围的GAA。 3nm工艺分为两个版本，其中3GAE（低功耗版）将于2022年初量产，3GAP（高性能版）将于2023年初量产。
与5nm相比，三星新推出的3nm GAA可以缩小35%的面积，同等功耗下性能提升30%，同等性能下功耗降低50%。
下一步是2nm工艺。 三星高层再次表示2nm工艺将于2025年量产。
但具体工艺指标尚未公布。 我只知道是GAA晶体管，基于MBCFET（Multi-Bridge Channel FET）技术，如3nm。 这是一种可以垂直堆叠的纳米芯片晶体管，兼容当前的CMOS工艺以共享设备。 与制造方法相比，降低了新技术的升级成本。
三星的2nm工艺是一大进步，有很多创新亮点，与现有的2nm工艺不同——IBM此前在全球发布了一款2nm芯片，可以在指甲盖大小内集成500亿个晶体管，这是一个 与 7nm 工艺相比有所改进。 性能提升 45% 或功耗降低 75%，预计 2024 年量产。
三星也参与了IBM的2nm工艺，但其量产的2nm工艺与IBM的2nm工艺不一样。 后者需要新的生产方式，三星也将依赖自家的2nm工艺。
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